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--  MAX3000A Sample Program
--   Project      :
--   Program Name :
--   Programer    :
--   Create date  :  Version 1.0    H24.12.18
--   History      :
--   Laungage     :  VHDL (ALTERA Quartus2 Version 8.1) 
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--   Description
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library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;


entity SAMPLE01 is
    Port(
        IN_MODE : in  std_logic;
        IN_CLK  : in  std_logic;
        IN_DATA : in  std_logic;
        SYS_CLK : in  std_logic;
        OUT_CLK : out std_logic
  );
end SAMPLE01;

architecture rtl of SAMPLE01 is
    component SETDATA
    PORT(
        MODE : in  std_logic;
        CLK  : in  std_logic;
        DATA : in  std_logic;
        Q0   : out std_logic;
        Q1   : out std_logic;
        Q2   : out std_logic;
        Q3   : out std_logic;
        Q4   : out std_logic;
        Q5   : out std_logic;
        Q6   : out std_logic;
        Q7   : out std_logic;
        Q8   : out std_logic;
        Q9   : out std_logic;
        Q10  : out std_logic;
        Q11  : out std_logic;
        Q12  : out std_logic;
        Q13  : out std_logic;
        Q14  : out std_logic;
        Q15  : out std_logic;
        Q16  : out std_logic;
        Q17  : out std_logic);
    end component;

    component COMPARE_HEX
    PORT(
        IN_0    : in std_logic;
        IN_1    : in std_logic;
        IN_2    : in std_logic;
        IN_3    : in std_logic;
        IN_4    : in std_logic;
        IN_5    : in std_logic;
        IN_6    : in std_logic;
        IN_7    : in std_logic;
        IN_8    : in std_logic;
        IN_9    : in std_logic;
        IN_10   : in std_logic;
        IN_11   : in std_logic;
        IN_12   : in std_logic;
        IN_13   : in std_logic;
        IN_14   : in std_logic;
        IN_15   : in std_logic;
        IN_16   : in std_logic;
        IN_17   : in std_logic;
        CLK     : in std_logic;
        OUT_CLK : out std_logic );
    end component;

signal cmp_data  : std_logic_vector(17 downto 0); 

begin
    set_dat : SETDATA port map(
        MODE => IN_MODE,
        CLK  => IN_CLK,	   
        DATA => IN_DATA,	 
        Q0   => cmp_data(0),
        Q1   => cmp_data(1),
        Q2   => cmp_data(2),
        Q3   => cmp_data(3),
        Q4   => cmp_data(4),
        Q5   => cmp_data(5),
        Q6   => cmp_data(6),
        Q7   => cmp_data(7),
        Q8   => cmp_data(8),
        Q9   => cmp_data(9),
        Q10  => cmp_data(10),
        Q11  => cmp_data(11),
        Q12  => cmp_data(12),
        Q13  => cmp_data(13),
        Q14  => cmp_data(14),
        Q15  => cmp_data(15),
        Q16  => cmp_data(16),
        Q17  => cmp_data(17));

    cnt_prcs : COMPARE_HEX port map(
        IN_0  => cmp_data(0),
        IN_1  => cmp_data(1),
        IN_2  => cmp_data(2),
        IN_3  => cmp_data(3),
        IN_4  => cmp_data(4),
        IN_5  => cmp_data(5),
        IN_6  => cmp_data(6),
        IN_7  => cmp_data(7),
        IN_8  => cmp_data(8),
        IN_9  => cmp_data(9),
        IN_10 => cmp_data(10),
        IN_11 => cmp_data(11),
        IN_12 => cmp_data(12),
        IN_13 => cmp_data(13),
        IN_14 => cmp_data(14),
        IN_15 => cmp_data(15),
        IN_16 => cmp_data(16),
        IN_17 => cmp_data(17),
        CLK  => SYS_CLK,
        OUT_CLK  => OUT_CLK);
END rtl;